1 引言
南皇电子专注于整合中国优质电子Allegro代理商国内领先的现货资源，提供合理的行业价格、战略备货、快速交付控制Allegro芯片供应商，轻松满足您的需求Allegro芯片采购需求.（http://www.algrel.com/）
随着嵌入式微处理器主频率的不断提高，当系统时钟频率达到100时，信号传输处理速度越来越快MHZ传统的电路设计方法和软件已不能满足高速电路设计的要求。在高速电路设计中，布线等长、关键信号阻抗控制、差异化布线设置越来越重要。武汉华中科技大学与武汉中国科学院岩土力学所智能仪器室合作.以ARM9微处理器EP9315是工程探测器开发的核心嵌入式系统。嵌入式系统硬件电路的设计SDRAM和IDE本文的重点是等长线、关键信号的阻抗控制和差分线cirrus logic公司网络物理层接13芯片cs以8952为例，详细介绍了网络部分的硬件电路设计，为类似的高速硬件电路设计提供了参考。
2 硬件平台
2.1主要芯片
本设计采用嵌入式微处理器Cirrus Logic该公司于2004年7月推出EP93XX高端产品系列EP9315。该微处理器是一种高度集成的片上系统处理器，工作频率为200兆赫 ARM920T内核，它有ARM920T所有内核性能优异，丰富的集成外设接口包括PCMCIA、接口图形加速器，可连接两组设备EIDE、 1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口，触摸屏接口，SPI串行外设接口，AC97接口、6通道I2S接口和8*8键盘扫描接口.并支持4组32位 SDRAM无缝连接等。
主芯片丰富的外部接口大大简化了系统硬件电路.除网络控制部分配合使用外Cirrus Logic公司的100Base—X/10Base-T物理层(PHY)接口芯片CS在8952之外，其他功能模块不需要添加额外的控制芯片。
2.2系统主体结构
由图1可见.微处理器系统EP9315是控制工程探测器的核心，具有完整的外设接口功能。IDE/CF扩展32M的SDRAM作为外部数据存储空间，3个主动性USB接口支持USB键盘鼠标；LCD接口支持STN/TFT液晶和触摸屏.为用户提供友好的交互界面；1/10/100 Mbps以太网是调试操作系统时下载内核和工程检测时远程监控的途径；面板按钮为工程师在现场操作中无法使用键盘鼠标时提供人机交互接口。
EP9315操作系统主频达到200M，总线频率100M，外设时钟为50M，数据线和地址线的布线密度高，速度高。网络部分对差分线和微带线的控制有特殊要求。以前用过Protel设计主要根据经验进行PCB布局布线，显示Allegro MicroSystems官方代理然而，该方法不能满足当前的高速电路设计。CADENCE公司作为EDA该领域最大的公司之一PCB在高速电路设计中，设计工具的性能优势越来越明显，因此作者使用它CADENCE公司的PCB软件的设计布局Allegro完成高速电路设计。
3 设计实现
3.1 SDRAM的布线规则
嵌入式系统使用64M字节的SDRAM由两块扩展数据存储区域K4S561632在32位模式下组成工作。最高频率可达100M以上，对于SDRAM需要对数据线、时钟线、片选等控制信号进行线长匹配，提出以下布线要求：
1. SDRAM 时钟信号：时钟信号频率高，为避免传输线效应，按工作频率达到或超过75MHz布线长度应为1000mil避免与相邻信号串扰的原则和原则。线长不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，准确匹配差分布线。误差允许在20mil以内。
2. 线宽5mil，外部间距12mil，内部间距10mil。尽量做菊花链拓补。能有效控制高谐波干扰，比时钟线长，但不能短。
3. SDRAM线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线和时钟线的线长差控制在50mil内。
根据布线要求，在Allegro在中间设置不同的约束：线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完成后，将约束添加到相应的中net上。使得各个net具有线宽和线距约束属性。最后，为不同的信号组选择合适的约束。但设置的约束在于系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然是CPU在内部，线宽线距不能满足上述要求Allegro设置CPU特殊布线区域cpu_area。并加上area属性适用于此区域 BGA内部布线的约束。
